키워드: bwd sp100; 을 눌러 섹션을 인쇄할 수도 있습니다 CPCI 버스 링크 포트
1. 소개
각종 신형 레이더 시스템이 공학화 연구 단계에 진입함에 따라 개발 주기가 크게 단축됨에 따라 신호 처리 시스템의 실시간, 병렬, 고속, 대용량 처리 능력에 대한 요구가 높아지고 시스템의 전력 소비량과 신뢰성에 대한 요구가 더욱 엄격해졌다. 현재 국내외 많은 기업과 연구기관들이 ADSP TS20 1 프로세서 기반 범용 처리 플랫폼 [3]-[5] 을 개발했지만 ADSP TS201[1] 을 개발했다. 현재 중국 전자기술그룹 제 38 연구소가 자체 설계한 BWDSP 100 은 레이더 신호 처리, 전자대항, 정밀 유도무기, 통신보장 등에 적합한 우수한 성능의 국산 고급 DSP 프로세서다. 따라서 이 고성능 DSP 프로세서와 FPGA 를 사용하여 구형 레이더 개조와 공수 경보, 전자대항, 드론, SAR 영상 처리, 표적 인식, 2 차 레이더, 관리 제어 시스템 등의 애플리케이션에 대한 정보 처리 능력 요구 사항을 충족하는 CPCI 버스 표준의 범용 처리 플랫폼을 구축할 수 있습니다.
2.CPCI 사양
CPCI (압축 PCI) 사양은 picmg (PCI Industry Compression Manufacturer Group) 에서 개발한 것으로, 산업 및 임베디드 어플리케이션을 위한 보다 견고하고 내구성 있는 PCI 버전을 정의합니다. 전기, 논리 및 소프트웨어 기능면에서 PCI 표준과 완벽하게 호환되며 보다 엄격한 환경에 적합합니다. 컴팩트형 PCI 카드는 후면 패널 커넥터와 인터페이스할 수 있도록 J 1 부터 J5 까지의 핀홀 커넥터를 하나 이상 사용합니다. 컴팩트형 PCI 카드는 3U 와 6U 크기로 제공되며, 3U 카드는 작은 카드이며, 이 문서에 설명된 처리 플랫폼은 6U 보드입니다.
CPCI 버스의 공통성으로 인해 CPCI 표준을 준수하는 다양한 경우에 이 보드를 적용할 수 있습니다. 범용 신호 처리 보드는 또한 PMC 백카드를 지원하므로 디자이너는 실제 어플리케이션에 따라 요구 사항에 맞는 PMC 백카드를 선택할 수 있습니다.
3.3 소개. BWDSP 100
BWDSP 100 프로세서는 32 비트 정적 초과 프로세서입니다. 내부 데이터 버스는 비대칭 전이중 버스를 사용하며 읽기 버스 비트 폭은 512 비트이고 쓰기 버스 비트 폭은 256 비트입니다. 프로그램 공간과 데이터 공간은 물리적으로 분리되어 있습니다. 프로그램 저장 공간 64K 단어, 데이터 저장 공간 *** 192K 단어. 단일 프로세서 최대 작동 주파수 500MHz, 최대 컴퓨팅 용량 26GFLOPS, 온칩 메모리 28Mbit. BWDSP 100 처리 능력 32 비트 복수형 FFT 는 표에 나와 있습니다.
BWDSP 100 프로세서에는 4 개의 DSP 실행 코어가 있으며, 각 DSP 실행 코어에는 사인 및 코사인 함수, 아크탄젠트, 자연 로그 및 역수와 같은 특수 함수 계산을 담당하는 특수 처리 장치 (SPU) 가 포함되어 있습니다. BWDSP 100 에는 최대 코어 클럭 속도 1/2 에서 작동하는 8bit 너비의 전이중 링크 포트 4 개가 있습니다. BWDSP 100 프로세서의 병렬 포트는 8 비트, 16 비트, 32 비트 및 64 비트 외부 스토리지를 지원하며 외부 병렬 포트 버스를 사용하여 외부 스토리지 공간을 확장할 수 있습니다. 외부 스토리지는 FLASH, 플래시, EPROM 및 기타 장치 중에서 선택할 수 있습니다. 병렬 포트를 사용하여 플래시 또는 EPROM 장치에 연결하면 FLASH 로더를 저장하여 시스템을 부트할 수 있습니다.
BWDSP 100 에는 내부 논리와 슬라이스 외부 DDR2 스토리지를 연결하여 DDR2 스토리지의 읽기 및 쓰기 작업을 가능하게 하는 DDR2 스토리지 컨트롤러가 있습니다. 데이터의 올바른 전송 및 저장을 보장합니다. DDR2 스토리지는 다양한 읽기 및 쓰기 작업을 올바르게 수행하기 위해 여러 명령을 서로 결합해야 합니다. DDR2 인터페이스는 복잡한 타이밍 관계를 관리하는 작업을 수행합니다. 사용자는 읽기 및 쓰기 명령, 데이터 및 주소를 전송하여 DDR2 컨트롤러를 읽고 쓸 수 있습니다. DDR2 인터페이스는 필요한 타이밍 관계로 다른 DDR2 제어 명령을 자동으로 실행하고 제어 명령이 타이밍 규칙을 준수하는지 확인합니다.
BWDSP 100 은 직렬 포트를 지원합니다. 여기서 직렬 포트는 다양한 장치 간 통신의 핵심 모듈입니다. 디지털 신호는 일반적으로 한 장치가 다른 연결된 장치와 통신해야 할 때 사용됩니다. 송신기에서 이 병렬 디지털 신호는 유선 또는 무선으로 다른 장치로 전송하기 전에 직렬 신호로 변환되어야 합니다. 수신측에서는 직렬 신호를 병렬 신호로 복원해야 처리할 수 있습니다. UART 는 데이터 버스와 직렬 포트 간의 직렬-병렬 및 병렬-직렬 변환을 처리하는 데 사용됩니다.
BWDSP 100 프로세서는 인터페이스 자원이 풍부합니다. 응용 프로그램 시스템을 개발할 때 여러 DSP 프로세서를 결합하여 더 강력한 보드 레벨 응용 프로그램을 만들 수 있습니다. BWDSP 100 에서 통신에 사용되는 여러 내부 주변 장치 중 링크 포트, 병렬 포트, DDR2 인터페이스는 높은 처리량과 높은 데이터 속도의 데이터 전송에 적합합니다. UART 인터페이스는 멀티프로세서 간 저속, 소량 배치 데이터 전송 또는 제어 정보 전송에 적합합니다. GPIO 는 멀티프로세서 간 제어 정보 전송과 멀티프로세서 간 작업 동기화에 적합합니다.
4. 플랫폼 아키텍처
다중 채널, 병렬, 연산 집약적 공수 레이더 신호 프로세서의 실시간 처리 능력을 향상시키기 위해 레이더 신호 프로세서는 일반적으로 DSP+FPGA 구조를 사용하며 다양한 작업 환경 및 작업 요구 사항에 맞게 모듈식으로 설계되었습니다. 새로운 범용 처리 플랫폼은 고성능 BWDSP 100 과 대용량 FPGA 를 핵심으로 하여 DBF, DPC, FIR, SAR/ISAR 등의 고속 실시간 신호 처리 알고리즘을 주로 구현합니다.
범용 처리 플랫폼의 아키텍처는 그림 1 에 나와 있습니다. BWDSP 100 은 4 개의 BWDSP 100 및 FPGA, 최대 클럭 500MHz, 내부 스토리지 크기 28Mbit 로 DDR2 스토리지로 확장 가능, 이미지 처리 및 레이더 신호 처리 등 많은 양의 데이터를 처리해야 하는 애플리케이션 지원 FPGA 를 통해 CPCI 버스와의 인터페이스를 구현하고 호스트된 컴퓨터와의 통신을 완료합니다. 처리 플랫폼의 응용이 다르기 때문에 데이터 입력의 타이밍과 형식도 다르기 때문에 FPGA 의 프로그래밍성은 범용 처리 플랫폼의 공통성을 보장합니다. 데이터는 CPCI 버스를 통해 FPGA 에서 사전 처리할 수 있으며, 사전 처리 결과는 신호 처리를 위해 DSP 로 전송됩니다. 처리된 결과는 FPGA 를 통해 CPCI 버스로, CPCI 버스를 통해 컴퓨터로 반송될 수 있으며, 최종 결과는 컴퓨터에서 출력할 수 있습니다.
그림 1. 범용 처리 플랫폼 아키텍처
범용 처리 플랫폼의 총 외부 통신 대역폭은 최대 50Gbps 입니다. 범용 처리 플랫폼은 링크 포트를 사용하여 BWDSP 100 과 주변 장치 (FPGA) 간의 통신을 가능하게 하며 단일 링크 포트 전송 속도는 최대 4Gbps 입니다. 이 가공 플랫폼은 공통성이 뛰어나 사용자의 요구에 따라 다양한 경우에 사용할 수 있습니다. 외부 데이터는 고속 직렬 인터페이스 GXB 및 CPCI 버스를 통해 액세스할 수 있으며 사용자의 요구에 따라 FPGA 에서 유연하게 설계할 수 있습니다.